La conception de la plupart des processeurs de pointe et des ASIC repose sur des étapes d’optimisation, les trois points d’optimisation clés étant la performance, la puissance et la surface (et parfois le coût). Une fois que l’architecture d’une puce est planifiée, il s’agit de concevoir le silicium de cette puce pour une technologie de nœud de processus donnée, mais il existe de nombreuses façons différentes de présenter la conception. Normalement, cela peut prendre plusieurs mois à une équipe d’ingénieurs, même avec des outils algorithmiques et de la simulation pour obtenir un bon résultat, cependant ce rôle est progressivement repris avec les méthodes de Machine Learning. Cadence annonce aujourd’hui son nouvel outil de conception ML intégré Cerebrus pour aider à l’optimisation du PPA – du silicium au niveau de la production est déjà fabriqué avec des partenaires clés car l’outil s’intègre directement dans les flux de travail Cadence.

Place et route : la prochaine étape de l’automatisation

L’acte de trouver la meilleure disposition pour une puce, ou même pour une partie d’une puce telle qu’une macro ou une bibliothèque, a déjà été optimisé depuis de nombreuses années – les ingénieurs ajoutent des détails sur les parties de la conception avec une variété de paramètres et exécutez des simulations pendant la nuit pour trouver la meilleure mise en page. Ces implémentations algorithmiques de « Place and Route » ont été conçues au fil du temps pour être très complexes, mais reposent sur des équations et des instructions if/then pour essayer de prédire la meilleure conception. Très souvent, il s’agit d’un processus lent, l’équipe d’ingénierie devant revenir en arrière, peaufiner la conception et réessayer. Les conceptions sont ensuite simulées pour les performances et la puissance attendues afin de trouver celle qui est la meilleure. Il n’y a pas de niveau d’« apprentissage » du logiciel, car l’algorithme est défini par des règles strictes et rapides.

L’avancement de l’apprentissage automatique au cours de cette décennie a donné une nouvelle tournure aux algorithmes traditionnels de lieu et d’itinéraire. Les entreprises qui créent des outils EDA (Electronic Design Automation) pour concevoir des puces ont recherché le meilleur moyen d’intégrer l’apprentissage automatique dans leurs algorithmes dans l’espoir que le logiciel seul puisse comprendre ce qu’il fait, apporter des améliorations itératives et essentiellement être laissé à ses propres appareils pour obtenir le meilleur résultat. Au-delà de cela, il permet une analyse parallèle sur de nombreux systèmes – l’une des principales limitations des tests et simulations EDA traditionnels est qu’ils sont limités à un seul thread et ne sont pas évolutifs, alors que ML permettrait davantage de tests et de simulations parallèles.


Un exemple de conception assistée par ML de Google

En parlant aux entreprises EDA qui discutent des outils de ML, le principal avantage de cette technologie est qu’elle crée un flux de travail plus simple mais produit également de meilleurs processeurs presque équivalents à l’avantage d’un nœud de processus entier. Ce qui prendrait à une équipe d’une douzaine d’ingénieurs une demi-année pour trouver une bonne conception peut être remplacé par un ou deux ingénieurs en quelques semaines, et cela aboutirait à un meilleur PPA que les méthodes humaines et non-ML ne pourraient jamais. .

Comment activer l’apprentissage automatique sur EDA

L’annonce d’aujourd’hui vient de Cadence, l’un des principaux fournisseurs d’outils EDA, avec le lancement de leur nouvelle technologie Cerebrus. Intégré directement dans la chaîne d’outils Cadence, Cerebrus peut fonctionner à n’importe quel niveau de la conception de la pile, des définitions de haut niveau dans le système C aux cellules standard, macros, RTL et approbation, et il permet à un ingénieur de lui donner des objets avec des spécifications définies à n’importe quel niveau et optimiser pour chacun. La planification automatisée du sol permet à l’ingénieur de spécifier des points d’optimisation au-delà du PPA standard, tels que la longueur du fil, le retard du fil, la distribution du réseau électrique, la chute IR, le placement des E/S par rapport aux limites physiques de la puce et d’autres paramètres.

L’outil Cerebrus de Cadence utilise l’apprentissage automatique par renforcement pour son processus d’optimisation – la technologie est déjà entre les mains de clients clés et utilisée avec la conception de puces, bien que l’annonce d’aujourd’hui la rende accessible à une clientèle plus large. Cadence indique que le flux de travail d’apprentissage automatique est conçu de telle sorte qu’il peut démarrer à partir d’un modèle non entraîné et trouver un point optimisé en 50-200 itérations, et au sein d’une organisation, les modèles peuvent être réutilisés si un certain nombre de contraintes sont respectées (processus PDK de nœud, similaire structure) réduisant encore plus ce temps. Théoriquement, une organisation peut créer une bibliothèque de modèles pré-entraînés et permettre à Cerebrus d’essayer le meilleur pour la tâche, et si cela échoue, recommencer et obtenir toujours un excellent résultat.

L’une des questions courantes que je pose à propos de ces nouvelles avancées est de savoir dans quelle mesure la conception finale peut être renvoyée aux ingénieurs pour aider à la conception de niveau supérieur – c’est très bien la partie ML de l’outil qui travaille sur l’apprentissage par renforcement, mais y a-t-il quelque chose qui peut être fait pour aider l’ingénieur dans sa compréhension de sa propre mise en œuvre architecturale. En parlant avec Kam Kittrell de Cadence, il a expliqué qu’une valeur clé de leur outil est une fonction de relecture – il enregistre chaque itération dans le processus d’apprentissage par renforcement, permettant aux ingénieurs d’expliquer comment chaque cycle a décidé de faire ce qu’il a fait, permettant à l’ingénieur de comprendre pourquoi le résultat final est ainsi. Je n’ai entendu parler d’aucune autre société EDA ayant cette fonctionnalité pour le moment.

Études de cas Cadence Cerebrus

Dans le cadre de l’annonce d’aujourd’hui, deux des partenaires de Cadence ont fait des citations sur l’efficacité de la technologie, mais ce sont les études de cas fournies qui valent la peine d’être consultées.

Le premier est un processeur mobile de 5 nm, qui, selon nous, fait partie du partenariat de Cadence avec Samsung Foundry. Selon les informations, l’outil Cerebrus a aidé un seul ingénieur en 10 jours à obtenir un processeur mobile de 3,5 GHz tout en économisant la puissance de fuite, la puissance totale et en améliorant la densité des transistors. Par rapport à une chronologie prévue utilisant près d’une douzaine d’ingénieurs sur plusieurs mois, il est prévu que Cerebrus a amélioré la meilleure conception réglée à la main pour un gain de fréquence de +420 MHz, économisant 26 mW de puissance de fuite et 62 mW de puissance totale.

62 mW de puissance totale, soit une économie de 3%, suggèrent une puce (ou cœur) de 2 W. À l’heure actuelle, Samsung n’a pas de processeur mobile 3,5 GHz 5 nm sur le marché, mais cela suggère que les futures conceptions seront plus optimisées qu’auparavant.

La deuxième étude de cas implique l’optimisation du plan d’étage et l’optimisation de la mise en œuvre simultanément. Dans ce cas, Cadence dit qu’un client voulait un cœur de processeur de 12 nm à 2 GHz avec la puissance la plus faible et la zone la plus faible, et l’outil Cerebrus a été en mesure d’optimiser pour ce point de 2 GHz, réduisant le temps de retard du fil de 83 % ainsi que la puissance de fuite de 17%.

Samsung Foundry déploie déjà Cerebrus dans le cadre de son programme DTCO pour les partenaires qui ont un flux de travail basé sur Cadence.

L’avenir des outils EDA améliorés par le ML

Nous avons récemment rapporté une histoire similaire de l’autre poids lourd de l’industrie EDA, Synopsys, à propos de son logiciel DSO.ai. Synopsys a un discours intitulé «« L’intelligence artificielle nécessite-t-elle des architectes artificiels ? » lors de la conférence Hot Chips de cette année, où nous nous attendons à entendre plus d’informations sur le travail qu’ils font avec les clients. De la même manière, nous nous attendons à ce que Cadence discute également davantage des victoires avec ses outils Cerebrus.

Cependant, une question que j’ai posée aux deux sociétés concerne l’évolution du logiciel. Il existe en fin de compte deux feuilles de route pour des logiciels comme DSO.ai et Cerebrus – la fonction et la performance. Dans une certaine mesure, il est facile de parler d’une feuille de route de fonction en tant que recherche des entreprises et de permettre aux outils de ML de fonctionner sur une plus grande partie de la chaîne d’outils (ainsi que de violer potentiellement les limites de la couche d’abstraction standard). Mais la performance est une grande question – alors qu’il est « facile » de développer les performances avec plus de tests, développer des algorithmes de ML relatifs qui sont plus faciles à trouver les meilleures mises en page va être un domaine très large à découvrir. Les conceptions d’aménagement d’étage ont des millions de degrés de liberté à optimiser, et l’une des limites de l’implication humaine est de rester coincé dans une voie de conception particulière ; avec tant de choses à explorer, aucune des deux entreprises ne discute encore de ses plans pour s’assurer que la conception assistée par ML peut surmonter ces obstacles potentiels. Très probablement, à mesure que la technologie devient plus largement adoptée, la manière dont ce développement se conjugue à la recherche et aux feuilles de route des produits pourrait devenir quelque chose de plus tangible pour une sorte de feuille de route.

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