L’une des mesures clés du développement d’un processus de semi-conducteurs consiste à examiner le rendement quantitatif de ses puces – ou plutôt sa densité de défauts. Un processus de fabrication qui a moins de défauts par unité de surface donnée produira plus de bon silicium connu que celui qui a plus de défauts, et le but de tout processus de fonderie est de minimiser ce taux de défauts au fil du temps. Cela donnera aux clients un meilleur débit lors de la passation des commandes, et la fonderie vise à équilibrer cela avec le coût de l’amélioration du processus de fabrication.

La mesure utilisée pour la densité des défauts est le nombre de défauts par centimètre carré. Tout ce qui est inférieur à 0,5 / cm2 est généralement une bonne métrique, et nous avons vu TSMC tirer des chiffres vraiment intéressants, tels que 0,09 défaut par centimètre carré sur son nœud de processus N7 trois quarts seulement après le début de la fabrication à grand volume, comme cela a été annoncé en novembre lors du symposium VLSI 2019. En l’état, le taux de défauts d’un nouveau nœud de processus est souvent comparé à ce que le taux de défauts était pour le nœud précédent au même moment du développement. En conséquence, nous avons obtenu ce graphique du Symposium technologique de TSMC cette semaine:

Dans l’état actuel des choses, le procédé N5 actuel de TSMC a une densité de défauts inférieure à celle du N7 au même moment dans son cycle de développement. TSMC. Cette diapositive de TSMC a été présentée vers le début de l’événement, et un graphique plus détaillé a été donné plus tard dans la journée:

Ce graphique est linéaire, plutôt que la courbe logarithmique du premier graphique. Cela signifie que le processus N5 de TSMC se situe actuellement autour de 0,10 à 0,11 défaut par centimètre carré, et la société s’attend à descendre en dessous de 0,10 à mesure que la fabrication à grand volume se rapproche du prochain trimestre.

Une partie de ce qui rend le rendement de 5 nm légèrement meilleur est peut-être due à l’utilisation croissante de la technologie Extreme UltraViolet (EUV), qui réduit le nombre total d’étapes de fabrication. Chaque étape est une chance potentielle de réduire le rendement, donc en remplaçant 4 étapes de DUV pour 1 étape d’EUV, il élimine une partie de ce taux de défaut.

Le premier procédé 5 nm de TSMC, appelé N5, est actuellement en production à grand volume. Les premiers produits construits sur N5 devraient être des processeurs de smartphone pour les combinés attendus plus tard cette année.

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