Interposeurs. EMIB. Foveros. Empilement Die-to-die. ODI. AIB. TSV. Tous ces mots et acronymes ont une caractéristique primordiale – ils sont tous impliqués dans la façon dont deux bits de silicium se connectent physiquement l’un à l’autre. Au niveau simple, deux puces peuvent être connectées via la carte de circuit imprimé – cela est bon marché mais ne permet pas une grande bande passante. Au-dessus de cette implémentation simple, il existe une variété de façons de connecter plusieurs puces ensemble, et TSMC dispose d’un certain nombre de ces technologies. Afin d’unifier tous les noms différents qu’il donne à ses variantes de ses emballages 2.5D et 3D, TSMC a présenté sa nouvelle marque dominante: 3DFabric.

3DFabric est logique en tant que marque pour lier la douzaine de combinaisons de technologies d’emballage proposées par TSMC. D’une manière générale, 3DFabric est divisé en deux segments: d’un côté se trouvent toutes les technologies d’empilement de puces «  front-end  », telles que puce sur wafer, tandis que de l’autre côté se trouvent les technologies de packaging «  back-end  » telles qu’InFO ( Fan-Out intégré) et CoWoS (Chip-On-Wafer-On-Substrate).

Même avec cet agencement des technologies TSMC, il introduit encore de nombreux acronymes pour les utilisateurs qui ne sont pas familiarisés avec les offres d’emballage. Certains d’entre eux ne sont pas toujours évidents non plus, comme RDL ou LSI, en particulier pour ceux qui sont habitués aux noms de marque Intel pour les technologies d’emballage dont il dispose. Espérons que nous pourrons déconstruire ces termes et les comparer aux offres d’autres fonderies.

TSMC-SoIC: empilement de puces frontal

Les technologies d’empilement de puces frontales, telles que puce sur plaquette et plaquette sur plaquette, sont collectivement connues sous le nom de «SoIC» ou système de puces intégrées. Le but de ces technologies est d’empiler des morceaux de silicium les uns sur les autres sans utiliser les «bosses» que nous voyons sur les options d’intégration back-end. Ici, les conceptions SoIC créent littéralement des interfaces de liaison telles que le silicium peut reposer sur le silicium, comme s’il s’agissait d’un seul morceau de silicium pour commencer.

Il s’agit d’une procédure techniquement plus complexe, et les avantages résident souvent dans les performances thermiques:

Cette diapositive montre que la résistance thermique d’une liaison SoIC face à face est jusqu’à 35% inférieure à celle d’une connexion micro-bump, et à mesure que nous nous dirigeons vers l’avenir du calcul avec plusieurs puces emballées, la gestion de ces interfaces pour les thermiques va être dur. L’inconvénient de ces technologies SoIC est cependant que la conception empilée doit être co-conçue les unes avec les autres – les technologies microbump, telles que EMIB, sont conçues de manière à ce que techniquement une gamme de puces puisse être connectée ensemble. En utilisant SoIC, en tant que puce sur plaquette ou plaquette sur plaquette, les conceptions sont fixées dès le départ.

Néanmoins, TSMC tient à promouvoir ses capacités d’empilement de puces SoIC, avec une démonstration d’une pile de 12 couches dans le cadre du jeu de diapositives. Vous pouvez lire notre couverture distincte de cela dans notre article de presse.

Naturellement, il est préoccupant de connecter deux bits de silicium sans micro-bosses, telles que la densité et la fiabilité. TSMC déclare pouvoir démontrer des pas de liaison fiables de 0,9 micron dans un format très fiable. Si nous comparons cela au meilleur empilement de pas de bosse d’Intel sur sa feuille de route, la société vise des pas de bosse de 10 microns, ce qui est d’un ordre de grandeur plus élevé. Dans ce cas, pour les puces où cela a du sens, SoIC offre une meilleure densité de connectivité et une énergie par bit plus faible.

TSMC prévoit d’offrir des options SoIC sur ses nœuds de processus N7, N5 et N3, les pas TSV passant de 9 microns à 4,5 microns pendant cette période. TSMC s’attend à une cadence régulière pour ce calendrier de publication, avec des options apparaissant environ 6 à 12 mois après que chaque nœud respectif passe à la fabrication à grand volume.

Emballage avancé TSMC back-end

Concurrence contre EMIB et Foveros

L’autre élément de l’emballage est l’extrémité la plus simple du spectre: connecter deux puces en silicium sur un seul emballage. Cela se fait généralement avec les deux morceaux de silicium côte à côte, avec une variété de moyens de connexion.

La méthode avec laquelle la plupart des gens sont familiers est la méthode d’interposition, où un gros morceau de silicium se trouve sous toutes les matrices interconnectées, et agit comme une méthode de routage plus rapide que la simple pose de traces à travers un emballage PCB.


NEC SX-Aurora TSUBASA avec 6 piles HBM2

L’autre méthode est, en termes similaires, la technologie de l’interposeur, mais l’interposeur est intégré dans le PCB et n’est utilisé que pour connecter un die spécifique à un autre (c’est ce qu’Intel appelle son Embedded Multi-Die Interconnect Bridge, ou EMIB).


Solution EMIB équivalente d’Intel

Le troisième est l’empilement vertical die-on-die direct, mais cela est différent des implémentations SoIC mentionnées ci-dessus en raison de l’utilisation de micro-bosses entre les deux morceaux de silicium, alors que SoIC utilise le collage. En fait, toutes les implémentations de cette seconde moitié des offres TSMC sont basées sur des micro-bump – cela permet de meilleurs scénarios de mix and match entre différentes puces après la fabrication de chaque puce, mais elle n’obtient pas les avantages de la densité ou de la puissance qui SoIC fournit.

C’est pourquoi il s’agit d’un packaging avancé «back-end» – par exemple, un GPU compatible HBM.

Un certain nombre de GPU compatibles HBM ont une seule puce de GPU, plusieurs puces HBM, toutes placées au-dessus d’un interposeur. Le GPU et le HBM sont fabriqués par différentes sociétés (et même différents HBM pourraient être utilisés), tandis que l’interposeur en silicium peut également être fabriqué ailleurs. Cet interposeur au silicium peut être passif (ne contenir aucune logique, uniquement un routage die-to-die), ou il peut être actif et conçu pour être une meilleure interconnexion réseau entre les puces si nécessaire, bien que cela signifie que l’interposeur consomme de l’énergie.

La stratégie d’interposeur de type GPU de TSMC a toujours été appelée CoWoS – puce sur wafer sur substrat. Dans le cadre de 3DFabric, CoWoS se décline désormais en trois variantes selon le type d’implémentation.

Le standard que tout le monde connaît est appelé CoWoS-S, où S signifie Silicon Interposer. La limite de CoWoS-S est tout dans la taille de l’interposeur, qui est souvent construit sur un processus de fabrication de 65 nm ou similaire. Comme l’interposeur est une seule pièce de silicium, il doit être fabriqué de la même manière, et à mesure que nous entrons dans l’ère des puces, les clients demandent des interposeurs de plus en plus gros, ce qui signifie que TSMC doit être en mesure de les fabriquer (et de donner un rendement élevé. ). Les puces traditionnelles sont limitées par ce que l’on appelle la taille du réticule, qui est une limite fondamentale à l’intérieur d’une machine quant à la taille qu’elle peut «imprimer» une couche en une seule instance. Afin de permettre aux produits dont les puces sont de la taille du réticule, TSMC a développé une technologie d’interposeur de taille multi-réticule, permettant à ces produits d’être gros. Sur la base des propres feuilles de route de TSMC, nous nous attendons à ce que les implémentations CoWoS en 2023 soient environ 4x la taille du réticule, permettant plus de 3000 mm2 de silicium logique actif par produit. Nous avons une actualité couvrant spécifiquement cette technologie que vous pouvez lire ici.

Étant donné que CoWoS-S est une mise en œuvre populaire pour la foule ASIC + HBM, TSMC met également en œuvre une piste technologique appelée CoWoS-S STAR, pour STandard ARchitecture. Cela permettra aux clients de travailler dans le cadre de protocoles de conception spécifiques pour les piles HBM 2/4/6, de minimiser la taille de l’interposeur, mais aussi d’accélérer la mise sur le marché et d’améliorer le rendement.

CoWoS-L est une autre variante, utilisant des interconnexions locales en silicium et une couche de redistribution. Le mot clé ici est «local», ce qui signifie qu’il relie localement deux puces en silicium. Ce sera l’approche de TSMC à l’EMIB d’Intel. Alors que l’EMIB d’Intel est déjà utilisé pour plusieurs produits (Kaby-G, Stratix 10, Agilex FPGA), TSMC n’est actuellement qu’en pré-qualification. La façon dont TSMC semble implémenter CoWoS-L consiste à placer toutes les interconnexions de pont sur un même boîtier, et ainsi la technologie est limitée par les distances les plus éloignées de chacune des interconnexions. Comme dans la diapositive ci-dessous, TSMC vise un réticule 3,0x pour CoWoS-L au deuxième trimestre 2021.

L’emballage InFO (Integrated Fan Out) permet aux puces de «déployer» des connexions supplémentaires en dehors du plan d’étage standard d’un SoC. Cela signifie que si une zone logique de puce peut être petite, la puce est rendue plus grande que la logique pour accueillir toutes les connexions de brochage requises. TSMC propose InFO depuis un certain nombre d’années, mais sous 3DFabric, il proposera désormais différents types d’InFO liés à la connectivité intégrée.

InFO-R (également connu sous le nom d’InFO_oS) permet d’ajouter une couche de redistribution entre la matrice et les microbumps afin d’unifier plusieurs matrices en un seul paquet. Il s’agit d’une autre technique dans laquelle le facteur limitant est les dimensions x / y de la technologie, mesurées en tailles de réticule. Actuellement, TSMC prend en charge InFO-R au réticule 1,5x depuis 2018, et passera au réticule 1,7x au quatrième trimestre 2020 avec un réticule 2,5x d’ici le premier trimestre 2021.

InFO-L est similaire à CoWoS-L en ce qu’il utilise une interconnexion de silicium localisée pour connecter plusieurs matrices InFO ensemble. Cette technologie est encore un travail en cours, la qualification devrait s’achever au premier trimestre 2021.

Les technologies d’emballage de TMSC peuvent également être combinées dans le même produit. En implémentant à la fois des emballages front-end (SoIC) et back-end (InFO), de nouvelles classes de produits peuvent être créées. L’entreprise a produit une telle maquette:

À première vue, TSMC devrait offrir davantage d’options d’emballage à ses clients au cours des prochaines années. Le principal concurrent dans ce domaine semble être Intel, qui a pu implémenter ses technologies EMIB et Foveros dans quelques produits actuels et certains produits à paraître. TSMC aura l’avantage de travailler avec plus de projets et de clients pour aider à fournir ces technologies, d’une manière avec laquelle Intel pourrait avoir du mal. Je vais le remettre à Intel cependant, le marketing de ses technologies est beaucoup plus facile à retenir. À la minute où quelqu’un dit EMIB ou Foveros, je sais exactement de quoi il parle – avec TSMC, dire simplement «  3DFabric  » pourrait signifier beaucoup de choses, SoIC est assez clair, mais ensuite différencier entre CoWoS-S et CoWoS-L juste ne roule pas aussi facilement de la langue et nécessite une autre étape mentale pour établir la connexion.

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