Lors du Intel Architecture Day de la semaine dernière, l’architecte en chef d’Intel, Raja Koduri, a brièvement présenté le plus petit membre de la prochaine série de processeurs Xe-HP de la société, la configuration à une tuile. Maintenant, seulement quelques jours plus tard, il a fait monter la barre en montrant la plus grande configuration à quatre tuiles.

Conçu pour être une architecture de puce évolutive, Xe-HP devrait être disponible avec une, deux ou quatre tuiles. Et bien qu’Intel n’ait pas encore divulgué trop de détails sur l’architecture, sur la base de leurs divulgations d’emballage, il semble que la société utilise sa technologie EMIB pour câbler les tuiles du GPU, ainsi que la mémoire HBM intégrée au GPU. .

En supposant qu’il soit commercialisé, un GPU à plusieurs tuiles – essentiellement plusieurs GPU dans un seul paquet – serait une réalisation majeure pour Intel. Les GPU sont notoirement gourmands en bande passante en raison de la nécessité de répartir les données entre les cœurs, les caches et les interfaces de commande, ce qui les rend non triviaux à diviser de manière chiplet / mosaïque. Même si Intel ne peut utiliser ce type d’évolutivité multi-tuiles que pour les charges de travail de calcul, cela aurait un impact significatif sur le type de performances qu’un seul package GPU peut atteindre et sur la façon dont les futurs serveurs pourraient être construits.