L’un des problèmes rencontrés par l’empilement 3D de puces de nouvelle génération est de savoir comment augmenter la densité de l’interface die-to-die. Plus de connexions signifie un meilleur débit de données, réduisant la latence et augmentant la bande passante entre deux zones actives de silicium qui pourraient être fabriquées à différents nœuds de processus. Il faut également tenir compte de l’énergie et des points chauds thermiques. Intel a développé ses propres topologies d’interconnexion physique, dont la plupart ont été couvertes en détail auparavant, telles que le pont d’interconnexion multi-matrice intégré (EMIB) qui permet l’expansion 2D et l’implantation 3D die-to-die de Foveros qui permet une expansion verticale. . Dans le cadre de la journée de l’architecture d’Intel 2020, nous avons un aperçu de l’avenir d’Intel avec la liaison hybride.

Il existe plusieurs métriques holistiques pour mesurer à quel point une interconnexion peut être «bonne»; les deux qui sont les plus faciles à comprendre sont la densité des connexions (densité des bosses) et l’énergie (combien d’énergie il faut pour transférer un peu).


Ramune Nagisetty d’Intel présente les technologies d’emballage actuelles chez Intel

Les propres diapositives d’Intel nous montrent que la densité de bosse d’EMIB est bonne pour environ 400 par millimètre carré, avec une puissance de 0,50 pétajoule par bit transféré. Foveros va encore plus loin, supportant 400 à 1600 bosses par millimètre carré et une puissance moyenne de 0,15 pétajoules par bit transféré.

La prochaine ère de «liaison hybride» vers laquelle Intel se dirige améliore les deux mesures d’environ un facteur de 3 à 10. Les nouvelles puces de test qu’Intel vient de rentrer dans le laboratoire, impliquant des SRAM empilées, vont vers la plage de 10000 bosses par millimètre carré, avec une puissance inférieure à 0,05 pétajoules par bit. Selon Intel, cela permet des circuits plus petits et plus simples, avec une capacité inférieure et une meilleure efficacité. Rien à dire sur les rendements cependant!

Avec ces nouvelles technologies de liaison et d’empilement, la question devient toujours une question de thermiques et comment Intel pourrait empiler deux bits de silicium liés aux performances. Lors des discussions dans le cadre de la journée de l’architecture, Intel a déclaré que ces conceptions empilées nécessitent que toutes les couches soient conçues ensemble, plutôt qu’indépendamment, afin de gérer les caractéristiques électriques et thermiques. Pour Intel, la couche la plus gourmande en énergie est nécessaire pour le moment sur le dessus de la pile, ce qui signifie évidemment que les connexions d’alimentation doivent soit remonter par les couches inférieures, soit il doit y en avoir forme de situation en porte-à-faux où les connexions électriques peuvent se produire hors du bord de la liaison – Intel appelle cette technologie ODI, pour prendre en charge des couches de silicium de différentes tailles.

Alors que l’avenir de l’informatique haute performance et haute efficacité atteint son paroxysme avec les nouvelles technologies d’emballage, il est toujours essentiel de trouver la bonne façon d’aller de l’avant. Pour un contexte sur la chronologie, Ramune Nagisetty d’Intel a déclaré que Foveros avait été breveté en 2008, mais il a fallu près d’une décennie pour que le processus devienne physiquement viable à grande échelle et à un rendement suffisamment élevé pour qu’un produit arrive sur le marché.

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