Les conceptions de puces de calcul haute performance ont poussé les technologies d’emballage ultra-haut de gamme à leurs limites ces dernières années. Une solution au besoin d’exigences extrêmes de bande passante dans l’industrie a été le passage à de grandes conceptions intégrées dans des interposeurs en silicium, directement connectés à des piles de mémoire à bande passante élevée (HBM).

TSMC a fait évoluer sa technologie d’emballage CoWoS-S au fil des ans, permettant aux concepteurs de créer des conceptions plus grandes et plus robustes avec des matrices logiques plus grandes et de plus en plus de piles HBM. Une limitation pour ces conceptions complexes a été la limite du réticule des outils de lithographie.

Récemment, TSMC a augmenté sa limite de taille d’interposition, passant de 1,5x à 2x à même les tailles de réticule projetées 3x avec jusqu’à 8 piles HBM pour les produits 2021.

Dans le cadre du Symposium technologique 2020 de TSMC, la société a annoncé une nouvelle évolution de la technologie, projetant des interposeurs de taille de réticule 4x en 2023, abritant un total de 12 piles HBM.

Bien que d’ici 2023, nous soyons sûrs d’avoir une mémoire HBM beaucoup plus rapide, une implémentation à 12 piles avec les modules HBM2E Samsung Flashbolt 3200MT / s actuellement les plus rapides représenterait au moins 4,92 To / s de bande passante mémoire, ce qui est une multitudes plus rapide que même les plus conceptions complexes aujourd’hui.

Crédit d’image du carrousel: NEC SX-Aurora TSUBASA avec 6 piles HBM2

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