Je maintiens depuis quelques années maintenant que le futur champ de bataille en matière de silicium de nouvelle génération sera dans l’interconnexion – implicitement, cela repose sur un catalogue très solide de techniques d’emballage avancées afin d’appliquer ces interconnexions et d’apporter chips ensemble. Au fur et à mesure que nous rapprochons ces puces, des éléments tels que la puissance, les thermiques et la complexité de la conception sont tous jetés dans le mélange, et il est très difficile de produire des produits multi-connectés à haut rendement, plus encore s’ils sont empilés verticalement plutôt qu’horizontalement. . C’est pourquoi ce que TSMC a montré lors de son Symposium technologique cette semaine est d’autant plus fou.

Pour un certain contexte, un ensemble de technologies que TSMC a en main est SoIC: System on Integrated Chip. Il s’agit d’une future technologie d’intégration TSMC clé qui va au-delà des implémentations passées de l’interposeur ou de l’empilement de puces, en ce sens qu’elle permet l’empilement de matrices de silicium sans utiliser de microbulles du tout, au lieu d’aligner et de coller les couches métalliques du silicium directement sur L’une et l’autre.

Une seule diapositive du Symposium sur la technologie montre tout. TMSC sonde actuellement les configurations 12-Hi de SoIC. Chacune des matrices de la pile 12-Hi a une série de traversées en silicium (TSV) afin que chaque couche communique avec le reste des couches, et l’idée est que chaque couche pourrait être un élément de logique différent, de IO, de SRAM, ou pourrait être passif pour agir comme une couche d’isolation thermique entre d’autres couches actives.

Cette conception, comme le montre la diapositive, a une épaisseur maximale de 600 microns selon TSMC, ce qui signifie que chaque couche est au niveau inférieur à 50 microns. A noter que le pas de bosse sur une solution d’empilage de matrices traditionnelle standard peut être de l’ordre de 50 microns. Dans le cas du SoIC, le pas de liaison hybride est de l’ordre de 9 µm pour les puces N7 / N6 et de 6 µm pour les puces N5. Cela montre que TSMC dispose d’impressionnantes technologies de fabrication linéaire et d’amincissement des plaquettes afin d’obtenir ce niveau de cohérence et d’alignement des matrices. La société a même démontré sa capacité à réduire cela à 0,9 µm, une échelle à laquelle elle lui permettrait d’étendre l’interconnexion back-end-of-line d’une puce de silicium.

La puce de test montrée dans la diapositive est susceptible d’être, si elle doit présenter certains essais initiaux, seulement 12 couches de silicium passif avec une gestion TSV de base. De toute évidence, en construisant quelque chose comme ça, les thermiques vont entrer en jeu, mais l’aspect principal ici du point de vue de TSMC est qu’ils peuvent le construire. Il appartient maintenant aux clients de réserver leur place en ligne pour la technologie.

Image du carrousel de Taiwan Semiconductor Manufacturing Co., Ltd.

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