13 h 08 HAE – Il est temps pour Power10! Bill Starke et Brian Thompto

13 h 09 HAE – Bill est l’architecte en chef de POWER10

13 h 09 HAE – Brian est l’architecte principal en chef

13 h 09 HAE – Feuille de route de l’alimentation – le pouvoir, c’est l’entreprise

13 h 09 HAE – C’est la pierre angulaire des supercalculateurs les plus puissants du monde

13 h 10 HAE – Systèmes financiers, commercial, santé, gouvernements

13 h 10 HAE – Power10 est rendu plus intelligent pour tout le monde

13 h 10 HAE – Premier matériel de retour dans les tours

13 h 10 HAE – En bonne voie pour livrer des systèmes en 12 mois

13 h 10 HAE – Nouvelles capacités, réarchitecture de base pour l’efficacité énergétique

13 h 10 HAE – paysage IA mûr

13 h 11 HAE – Accélération AI dans le cœur du processeur

13 h 11 HAE – Intégration dans les workflows d’entreprise

13 h 11 HAE – Transistors 18B sur transistors Samsung 7nm, 602B

13 h 11 HAE – Deux versions du noyau: SMT4 et SMT8. Cette puce est la version SMT8

13 h 12 HAE – 16 cœurs physiques, mais 15 seront activés. Améliore l’économie du rendement

13 h 12 HAE – PHY, OMI et PowerAXON à large bande passante et PCIe G5

13 h 12 HAE – Deux options d’emballage: modules à simple et double puce

13 h 12 HAE – SCM permet 16 prises, DCM est 4 prises

13 h 12 HAE – Le module à double puce comprend deux puces de 602 mm2 dans un seul paquet

13 h 13 HAE – 16 prises pour les grands systèmes de fer

13 h 13 HAE – PowerAXON et OMI prennent en charge 1 To / s chacun

13 h 13 HAE – 150 microns bosses

13 h 13 HAE – placement optimisé pour l’emballage

13 h 14 HAE – PowerAXON est pour la connectivité puce à puce

13 h 14 HAE – Plusieurs nouvelles capacités de mise à l’échelle

13 h 14 HAE – OMI est l’interface mémoire OpenCAPI

13 h 14 HAE – Petite-fille de la mémoire du Centaure

13 h 15 HAE – Indépendant de la technologie – prend en charge tous les médias avec tampon OMI

13 h 15 HAE – Prend en charge la DDR4 à une bande passante de 410 Go / s par processeur Power10

13 h 15 HAE – Prend en charge la DDR5 lorsque la DDR5 est prête – pas de nouveau système, juste besoin d’une nouvelle puce tampon OMI

13 h 15 HAE – Prend également en charge GDDR jusqu’à 800 Go / s

13 h 16 HAE – Prend également en charge la mémoire de classe de stockage jusqu’à 2 To

13 h 16 HAE – PowerAXON prend en charge la connexion directe SCM ou ASIC / FPGA

13 h 17 HAE – Memory Inception arrive à Power10 – accédez à la mémoire depuis n’importe quel socket du cluster

13 h 17 HAE – Chargement complet du matériel / accès au stockage à une autre mémoire du serveur

13 h 17 HAE – Seulement + 150ns par rapport à l’accès à la mémoire éloignée sur le même serveur

13 h 18 HAE – Prend en charge jusqu’à 2 Po de mémoire

13 h 18 HAE – Connectez plusieurs systèmes à 16 sockets avec Memory Inception

13 h 18 HAE – Ou des serveurs sans mémoire empruntant à un gros serveur

13 h 19 HAE – Tables de pagination comme tables de routage

13 h 19 HAE – Gestion robuste des canaux virtuels

13 h 19 HAE – Permet à des milliers de nœuds d’accéder à la mémoire sur l’ensemble du système

13 h 19 HAE – Mise en commun des ressources de mémoire au niveau du pod avec du matériel supplémentaire

13 h 19 HAE – La désagrégation de la mémoire devient une réalité.

13 h 19 HAE – Aussi 64 voies de PCIe G5

13 h 20 HAE – Performances du socket 2,2-4,4x par rapport à Power9

13 h 20 HAE – * 602mm2, correction de plus tôt

13 h 21 HAE – Jusqu’à 8 threads par noyau

13 h 21 HAE – + 30% de performance moyenne contre POWER9, + 20% en ST

13 h 21 HAE – Amélioration de 2,6x perf / watt

13 h 21 HAE – DCM est plus efficace

13 h 22 HAE – En mode SMT8, 15 cœurs par puce. En mode SMT4, 30 cœurs par puce

13 h 22 HAE – Le noyau est modulaire

13 h 22 HAE – Prise en charge de la pile basée sur des conteneurs sur l’hyperviseur PowerVM

13 h 23 HAE – Hyperviseurs imbriqués hautes performances avec sécurité renforcée

13 h 23 HAE – Puissance ISA 3.1

13 h 23 HAE – Instructions de préfixe 64 bits dans un environnement compatible RISC

13 h 23 HAE – Nouvel espace d’op-code pour l’instruction d’instruction

13 h 24 HAE – Optimisations pour les niveaux de mémoire

13 h 24 HAE – Sécurité et isolement

13 h 24 HAE – Crypto perf pour les futurs algorithmes déjà accéléré

13 h 24 HAE – Conteneurs sécurisés pris en charge au niveau des couches matérielles et de virtualisation

13 h 24 HAE – Cryptage de la mémoire complète

13 h 25 HAE – Gestion active pour des performances améliorées et évite les canaux latéraux

13 h 25 HAE – Voici un diagramme de base – c’est un demi-noyau SMT8

13 h 25 HAE – Chaque segment SMT4 peut faire 2x512b et 4x128b par cycle

13 h 26 HAE – 4x en accélération mathématique mixte

13 h 26 HAE – 1,5x L1-cache, 4x L2, 4x TLB

13 h 26 HAE – 1000 instructions en vol par cœur SMT8

13 h 26 HAE – L2 est de 13,5 cycles

13 h 26 HAE – L2 est de 13,5 cycles

13 h 26 HAE – L3 est 27,5 cycle

13 h 26 HAE – Nouveaux prédicteurs de balises

13 h 26 HAE – L’exécution de la succursale s’est améliorée

13 h 27 HAE – Nouvelles opportunités de fusion d’instructions

13 h 27 HAE – Élimine les dépendances

13 h 27 HAE – Fusionner les instructions de chargement / stockage consécutives, double charge / stockage bw

13 h 27 HAE – Amélioration de la marche de l’horloge

13 h 27 HAE – chaque élément de conception a été repensé pour la performance et l’efficacité

13 h 28 HAE – Structures majeures repensées telles que les files d’attente

13 h 28 HAE – 1.3x perf à 0.5x puissance vs Power9

13 h 28 HAE – = 2,6x perf / watt global au niveau de base

13 h 28 HAE – 3x perf / watt au niveau de la prise

13 h 29 HAE – Amélioration de la bande passante mémoire

13 h 29 HAE – 2x octets de toutes les sources: L1, L2, L3, OMI

13 h 29 HAE – 4x charges 32B, 2x 32B magasins par cœur SMT8 (Fusion requise)

13 h 29 HAE – OMI à un cœur – 256 Go / s de crête, 120 Go / s soutenus, 3x L3 prefetch et mem prefetch extensions

13 h 30 HAE – 8 moteurs SIMD 128 bits par cœur SMT8

13 h 30 HAE – prend en charge fixe, flottant, permute

13 h 30 HAE – 4 moteurs 512b par cœur SMT8

13 h 30 HAE – prend en charge FP64, FP32, FP16, BF16, INT16, INT8, INT4

13 h 31 HAE – Nouvelle accélération infernece améliorée par MMA

13 h 32 HAE – Mise à jour simple de la bibliothèque nécessaire dans la plupart des cas

13 h 32 HAE – Met en œuvre l’efficacité de la réutilisation des données

13 h 32 HAE – Réduction de la latence d’inférence 3x

13 h 32 HAE – Améliorations par rapport à POWER9

13 h 33 HAE – L’échelle de temps pour Power10 est que les systèmes initiaux pour les partenaires IBM seront disponibles au quatrième trimestre 2021

13 h 33 HAE – (IBM fait généralement cela – annonce un cœur / produit 12 mois à l’avance)

13 h 33 HAE – Permettre aux clients et développeurs de s’adapter

13 h 34 HAE – Temps de questions et réponses

13 h 35 HAE – Q: PCIe Gen6? Le futur Power10 permettra-t-il cela? R: Pas de discussion sur nos futurs produits. Nous sommes heureux que PCIe accélère, nous regardons toujours les conditions du marché pour créer des puces.

13 h 36 HAE – Q: Augmentation de la latence de lecture avec OMI DIMM? A: moins de + 10ns

13 h 37 HAE – Q: La distribution de l’alimentation a-t-elle été améliorée ou les LDO sont-ils toujours en cours de production? R: Entrez dans les détails à l’ISSCC. Plateforme de livraison toujours similaire de Power9

13 h 39 HAE – Q: POWER et z fonctionnent-ils ensemble? R: Oui, tout le temps. Examen par les pairs. Nous recevons des questions sur les différences d’arc – chaque produit est adapté à chaque clientèle. Extrêmement justifié. Nous effectuons un examen par les pairs, nous devenons donc des experts dans les deux. Nous partageons également l’IP, comme OMI, ainsi que d’autres fonctionnalités. Conception physique, etc. Beaucoup de synergie, mais aussi beaucoup de différences

13 h 39 HAE – C’est une enveloppe. La prochaine discussion est ThunderX3 de Marvell