La discussion sur la prochaine génération de mémoire DDR a été lancée ces derniers mois, les fabricants ayant présenté une grande variété de véhicules d’essai avant le lancement complet du produit. Les plates-formes qui prévoient d’utiliser la DDR5 approchent également rapidement, avec des débuts attendus du côté de l’entreprise avant de se répercuter lentement sur le consommateur. Comme pour tout cela, le développement se fait par étapes: contrôleurs de mémoire, interfaces, IP de test équivalent électrique et modules. C’est cette dernière étape que SK Hynix lance aujourd’hui, ou du moins les puces qui entrent dans ces modules.

DDR5 est la prochaine étape de la mémoire de plate-forme à utiliser dans la majorité des principales plates-formes de calcul. La spécification (telle que publiée en juillet 2020) réduit la tension principale de 1,2 V à 1,1 V, augmente la densité maximale de la puce en silicium d’un facteur 4, double le débit de données maximal, double la longueur de rafale et double le nombre de groupes de banques . En termes simples, les spécifications JEDEC DDR permettent un module sans tampon de 128 Go fonctionnant en DDR5-6400. Les RDIMM et LRDIMM devraient pouvoir aller beaucoup plus haut, si la puissance le permet.

Générations DDR JEDEC
DDR5 DDR4 DDR3 LPDDR5
Densité maximale de la matrice 64 Gbits 16 Gbit 4 Gbit 32 Gbit
Taille UDIMM maximale
(DSDR)
128 Go 32 Go 8 Go N / A
Débit de données maximum 6,4 Gbit / s 3,2 Gbit / s 1,6 Gbit / s 6,4 Gbit / s
Canaux par module 2 1 1 1
Largeur totale
(Non-ECC)
64 bits
(2 x 32 bits)
64 bits 64 bits 16 bits
Banques
(Par groupe)
4 4 8 16
Groupes bancaires 8/4 4/2 1 4
Longueur de rafale BL16 BL8 BL8 BL16
Tension (Vdd) 1.1v 1.2v 1,5 V 1.05v
Vddq 1.1v 1.2v 1,5 V 0,5 v

Il y a quatre angles dans le monde du DDR que toutes les personnes impliquées dans la spécification veulent itérer. La capacité est la plus évidente, mais la bande passante de la mémoire joue également un rôle clé dans la mise à l’échelle des performances des charges de travail multicœurs courantes dans les grands serveurs à cœurs que nous voyons. Les deux autres sont la puissance (un objectif évident), et l’autre est la latence, une autre mesure clé pour les performances.

Avec la DDR5, l’un des changements majeurs pour aider à conduire ceci est la façon dont la mémoire est vue par le système. Plutôt que d’être un seul canal de données 64 bits par module, la DDR5 est considérée comme deux canaux de données 32 bits par module (ou 40 bits en ECC). La longueur de la rafale a doublé, ce qui signifie que chaque canal 32 bits fournira toujours 64 octets par opération, mais peut le faire d’une manière plus entrelacée. Cela signifie que le système standard «DDR4 à deux canaux 64 bits» se transformera en un agencement «DDR5 à quatre canaux 32 bits», bien que chaque clé USB fournisse un total de 64 bits, mais de manière plus contrôlable. Cela facilite également le doublement du débit de données, un élément clé de l’augmentation de la bande passante de pointe, ainsi qu’une fonction de rafraîchissement de banque plus fine, qui permet des opérations asynchrones sur la mémoire pendant son utilisation, réduisant la latence.

La régulation de tension est également déplacée de la carte mère vers le module de mémoire, permettant au module de réguler ses propres besoins. Nous avons déjà vu la DDR4 adopter un contrôle Vdroop par puce, mais cela pousse l’idée générale un peu plus loin pour un contrôle et une gestion plus stricts de la puissance. Il place également la gestion de l’alimentation entre les mains du fournisseur du module plutôt que du fabricant de la carte mère, ce qui permet au fabricant du module de dimensionner ce qui est nécessaire pour une mémoire plus rapide – il sera intéressant de voir comment différents micrologiciels font face à une mémoire de jeu standard non JEDEC qui ira sans aucun doute au-dessus des spécifications.

L’annonce de SK Hynix aujourd’hui est qu’elle est prête à commencer à expédier de la mémoire DDR5 ECC aux fabricants de modules – en particulier des matrices de 16 gigabits basées sur son processus 1Ynm prenant en charge la DDR5-4800 à la DDR5-5600 à 1,1 volts. Avec la bonne technologie d’emballage (telle que 3D TSV), SK Hynix affirme que les partenaires peuvent construire des LRDIMM de 256 Go. Le regroupement supplémentaire des puces pour des vitesses supérieures à JEDEC devra être effectué par les fabricants de modules eux-mêmes. SK Hynix semble également avoir ses propres modules, en particulier des RDIMM de 32 Go et 64 Go à DDR5-4800, et a déjà promis d’offrir une mémoire allant jusqu’à DDR5-8400.

SK Hynix n’a pas fourni d’informations sur les sous-timings de ces modules. La spécification JEDEC définit trois modes différents pour la DDR5-4800:

  • DDR5-4800A: 34-34-34
  • DDR5-4800B: 40-40-40
  • DDR5-4800C: 42-42-42

On ne sait pas lequel de ceux-ci est utilisé par SK Hynix. Le module dit «4800E», mais cela semble faire partie de la dénomination du module, car la spécification JEDEC ne va pas au-delà d’une valeur CL de 42 pour la DDR5-4800.

Pour la bande passante, d’autres fabricants de mémoire ont cité que pour les 38,4 Go / s théoriques que chaque module de DDR5-4800 peut apporter, ils voient déjà des nombres effectifs de l’ordre de 32 Go / s. C’est au-dessus des 20-25 Go / s effectifs par canal que nous voyons aujourd’hui sur la DDR4-3200. D’autres fabricants de mémoire ont déjà annoncé qu’ils échantillonnaient de la DDR5 avec des clients depuis le début de l’année.

Dans le cadre de cette annonce, il était intéressant de voir Intel comme l’un des principaux partenaires pour ces modules. Intel s’est engagé à activer la DDR5 sur sa plate-forme de processeur Sapphire Rapids Xeon, dont le lancement initial est prévu pour la fin de 2021/2022. AMD n’a pas été mentionné dans l’annonce, pas plus que les partenaires d’Arm.

SK Hynix cite que la DDR5 devrait représenter 10% du marché mondial en 2021, passant à 43% en 2024. Le point d’intersection des plates-formes grand public est quelque peu flou à ce stade, car nous ne sommes probablement qu’à mi-chemin (ou moins de la moitié) du cycle DDR4. Traditionnellement, nous nous attendons à une interception des coûts entre l’ancienne et la nouvelle technologie lorsqu’elles sont égales en part de marché, mais les coûts supplémentaires de la régulation de tension requis par la DDR5 sont susceptibles d’augmenter les coûts des modules – passant d’une alimentation électrique standard sur les modules JEDEC à une solution plus robuste. sur les modules overclockés. Cela devrait cependant rendre les cartes mères moins chères à cet égard.

Source: SK hynix

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