Un champ de bataille dans le monde des FPGA est l’émetteur-récepteur – la capacité de faire entrer (ou pousser) des signaux haute vitesse sur un FPGA à faible puissance. Dans un monde où les FPGA offrent la capacité ultime en matière de logique reprogrammable, disposer de plusieurs émetteurs-récepteurs pour apporter la bande passante est un élément clé de la conception. C’est pourquoi les SmartNIC et les topologies d’interconnexion de serveur à serveur denses reposent toutes sur des FPGA pour le déploiement et l’adaptation initiaux, avant peut-être de passer à un ASIC. En conséquence, les principales sociétés FPGA qui jouent dans cet espace examinent souvent l’adoption et la conception d’émetteurs-récepteurs haute vitesse dans le cadre de leur portefeuille de produits.

Dans la mémoire récente, Xilinx et Altera (maintenant Intel), ont fait des allers-retours, parlant d’émetteurs-récepteurs 26G, d’émetteurs-récepteurs 28G, 56G / 58G, et nous avons eu un aperçu des émetteurs-récepteurs 116G qu’Intel implémentera en option pour son Les FPGA Agilex 10 nm de la série M de retour à Arch Day 2018. Le 116G «F-Tile» basé sur Ethernet est un module de puce séparé connecté au FPGA Agilex central via un pont d’interconnexion multi-matrice intégré (EMIB), car il est construit sur un processus différent du FPGA principal.

Dans le cadre de la Journée de l’architecture d’Intel 2020, la société a annoncé qu’elle travaillait désormais sur un nouveau module à vitesse plus élevée, évalué à 224G. Ce module est configuré pour prendre en charge à la fois 224G en mode PAM4 (4 bits) et 112G en mode NRZ (2 bits). Cela devrait permettre aux futures générations de la pile de protocoles Ethernet, et Intel dit qu’elle sera prête fin 2021/2022 et sera rétrocompatible avec la pile 100/200/400 GbE durcie Agilex. Intel n’a pas donné de détails sur les taux d’erreurs sur les bits ou la puissance pour le moment, mais a montré quelques diagrammes de fantaisie.

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